基于FPGA的QSBC-LDPC码编码器的设计与实现

• 作者: 卫国 徐鹰
• 来源期刊: 数据采集与处理
• 学科: 工学
• 关键词: 低密度奇偶校验码 准系统形式 分块循环 递推编码 可配置循环移位寄存器
• 年，卷（期）: 2008,（6）
• 所属期刊栏目: 理论与试验研究
• 页码范围: 713-717
• 页数: 5页
• 分类号: TN919.3
• 字数: 4436字
• 语种: 中文
• DOI: 10.3969/j.issn.1004-9037.2008.06.016

摘要

设计高性能、低复杂度的低密度奇偶校验(Low-density parity-check,LDPC)码的解码器是当前研究热点和难点之一.本文以一组特定的QSBC-LDPC(Quasi-Systematic Block-Circulant LDPC)Codes码为倒,详细介绍了如何利用Altera公司的Stratix Ⅱ系列的FPGA器件实现QSBC-LDPC码编码器的完整过程.考虑到各种实际系统的不同应用需求,作者在设计中分别提出了具有高编码速率特点的"Full-Speed"结构和低资源消耗特点的"Least-Resource"结构,这两种结构均能实现Gbit/s的编码输出速率,具有较大的实际应用价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	卫国	中国科学技术大学电子工程与信息科学系	59	219	8.0	12.0
2	徐鹰	中国科学技术大学电子工程与信息科学系	3	7	2.0	2.0