基于ASIC/SoC的UART核的设计

• 作者: 于宗光 尧勇仕 韩郑生 顾晓峰
• 来源期刊: 科技与创新
• 关键词: UART SoC VerilogHDL语言 验证与综合
• 年，卷（期）: 2008,（5）
• 所属期刊栏目: 片上系统
• 页码范围: 92-93,205
• 页数: 3页
• 分类号: TN43
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.05.037

摘要

本文描述了通用异步收发机UART(Universal Asynchronous Receive Transmitter)核的一种优化设计实现的设计流程.通过采用划分功能模块使结构直观清晰并且简化了设计流程.该UART核采用VerilogHDL语言描述其功能,对RTL级实现优化,解决了多时钟、亚稳态和毛刺等问题.用SYNOPSYS软件仿真、验证和综合、优化生成的IP(Intellectual Property)核可以很方便地嵌入到ASIC/SoC设计中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	于宗光		89	354	9.0	14.0
2	韩郑生	中国科学院微电子研究所	122	412	10.0	12.0
3	顾晓峰		115	265	9.0	11.0
4	尧勇仕		2	1	1.0	1.0