同时多线程处理器上的Cache性能分析与优化

• 作者: 吴俊敏 陈国良 隋秀峰
• 来源期刊: 小型微型计算机系统
• 学科: 工学
• 关键词: 同时多线程 高速缓存 仿真
• 年，卷（期）: 2009,（1）
• 所属期刊栏目: 计算机体系结构与其它
• 页码范围: 159-163
• 页数: 5页
• 分类号: TP303
• 字数: 5903字
• 语种: 中文

摘要

同时多线程(SMT)是一种延迟容忍的体系结构,它在每个周期内可以执行多个线程的多条指令.在SMT处理器上,对于片上共享存储这个复杂的结构资源,至今还没有很好的共享和冲突解决方案.本文着重研究了在多个并发执行的线程间划分共享Cache所存在的问题,指出基于LRU策略的传统Cache会根据需要隐式地划分共享Cache,这在某些情况下会导致全局性能的下降.针对这一问题并且考虑到SMT处理器上对Cache访问带宽的需求,本文提出采用一种多模块多体的Cache结构设计方案.并且在一个修改过的SMT模拟器上对该设计方案进行了性能评价.实验结果显示,相比于基于LRU策略的传统Cache,这一结构可以将一个4路SMT处理器的IPC提高9%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈国良	中国科学技术大学计算机科学与技术系	123	2142	20.0	43.0
2	吴俊敏	中国科学技术大学计算机科学与技术系	46	252	9.0	12.0
6	隋秀峰	中国科学技术大学计算机科学与技术系	9	49	4.0	6.0