基于早迟门位同步环的FPGA实现

• 作者: 乔媛 吴嗣亮 王永庆
• 来源期刊: 科技与创新
• 关键词: 全数字接收机 位同步 早门迟门 FPGA
• 年，卷（期）: 2009,（8）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 178-179,272
• 页数: 3页
• 分类号: TP212|TN919.3
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2009.08.074

摘要

位同步环是实现全数字接收机中定时恢复的关键技术,本文设计采用早门、迟门积分对比得到位时钟误差的鉴别方式,对位时钟误差的鉴别结果进行积累滤波,滤波结果实时调整数控振荡器,调节本地位时钟跟踪输入位时钟.文中给出了该住同步环的工作原理、实现框图、资源分析,仿真结果验证了方法的有效性.整个位同步环路基于FPGA实现,易于编程、改进和移植.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王永庆	理工大学雷达技术研究所	1	23	1.0	1.0
2	乔媛	理工大学雷达技术研究所	1	23	1.0	1.0
3	吴嗣亮	理工大学雷达技术研究所	1	23	1.0	1.0