基于VHDL的异步FIFO设计

• 作者: 李辉 王晖
• 来源期刊: 现代电子技术
• 关键词: FIFO 异步 亚稳态 格雷码
• 年，卷（期）: 2011,（14）
• 所属期刊栏目: 集成电路设计
• 页码范围: 154-156,160
• 分类号: TN402-34
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2011.14.047

摘要

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域.为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器(每次时钟到来仅有1位发生改变)表示读/写指针,设计二级同步链为跨越不同时钟城的读/写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位.该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现.经验证进一步表明,模块化的设计不仅避免了亚德态的产生,增大平均无故障工作时间(MBTF),也使工作效率大为提升.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李辉		2	16	2.0	2.0
2	王晖		14	59	5.0	7.0