基于FPGA的高速异步FIFO的设计与实现

• 作者: 唐清善 李亚捷 蔡惠智 费玮玮
• 来源期刊: 科技与创新
• 关键词: FPGA 异步FIFO 高稳定性 Chip scope
• 年，卷（期）: 2009,（29）
• 所属期刊栏目: 博士论坛
• 页码范围: 6-8
• 页数: 3页
• 分类号: TP391.8
• 语种: 中文
• DOI: 10.3969/j.issn.2095-6835.2009.29.003

摘要

本文介绍了一种利用FPGA内部的大容量Block RAM做为存储单元,以Gray码对存储单元的读写地址进行编码,从而实现高速、大容量的异步FIFO的设计方法,给出逻辑设计的综合及仿真结果;并通过工具软件Chip scope在Xilinx公司的FPGA芯片XC4VFX60上进行了实践验证,最后结果表明该异步FIFO具有写入时钟为250MHz,读取时钟为400M,宽度为8bit,存储容量可以达到16KByte,且可以避免亚稳态的出现,性能稳定等优点.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	蔡惠智	中国科学院声学研究所	77	506	10.0	18.0
2	李亚捷		22	55	4.0	6.0
3	唐清善	中国科学院声学研究所	7	56	4.0	7.0
4	费玮玮	中国科学院电子学研究所	5	32	3.0	5.0