ASIC中的异步FIFO的实现

• 作者: 岳洪伟 梁晓莹
• 来源期刊: 科技与创新
• 关键词: 多时钟域 亚稳态 异步FIFO VHDL语言
• 年，卷（期）: 2007,（2）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 246-248
• 页数: 3页
• 分类号: TP391.8
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.02.099

摘要

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生.异步FIFO是一种不同时钟域之间传递数据的常用方法.避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键.本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案.用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易.此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	岳洪伟		18	58	4.0	7.0
2	梁晓莹		18	124	6.0	10.0