利用CPLD提高FPGA加载速度

• 作者: 张丽霞 李春雨
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: FPGA加载速度 CPLD 从串加载 工作时钟 占用资源 启动 DDR2
• 年，卷（期）: 2013,（4）
• 所属期刊栏目: 电子电路设计分析及应用
• 页码范围: 550-553
• 页数: 4页
• 分类号: TN79.1
• 字数: 2433字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2013.04.027

摘要

设备端的通信产品要求启动快,采用FPGA芯片时,加载时间要小于2s,针对这个要求,介绍了企业中最常用的FPGA从串加载方案,提出了一种利用CPLD提高FPGA加载速度的方案,并就改进方案给出数据分析结果.该方案理论计算结果表明:当CPLD工作时钟33 MHz时,加载Altera公司的EP3C120 FPGA,加载所需时间1.65s.CPLD工作时钟提高,加载时间会大幅缩短,完全满足通信产品的要求,且该方案便于移植,可以应用于任何型号的FPGA加载.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李春雨	浙江机电职业技术学院电气电子工程学院	6	15	3.0	3.0
2	张丽霞		1	6	1.0	1.0