后端实现时几种减小时钟延迟的有效方法

• 作者: 何志伟 张海平 顾光华
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 嵌入式芯片 时钟延时 时钟树自动综合
• 年，卷（期）: 2014,（3）
• 页码范围: 21-24
• 页数: 4页
• 分类号: TN402
• 字数: 2029字
• 语种: 中文

摘要

主要探讨在嵌入式芯片后端设计时怎么实现时钟延时最小时钟网络。时钟网络优化的障碍可能来自很多方面，主要包括以下三个方面：不同转换率的输入输出单元，具有大负载电容端口以及来自不同时钟域的时钟网络。针对提出的问题，讨论一般采取的解决方案，优化时钟延时，通过针对性的方法技巧，可以在时钟树自动综合时有效地减少时钟树延时。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张海平		3	5	2.0	2.0
2	何志伟		2	3	1.0	1.0
3	顾光华		1	2	1.0	1.0