一种改进的基4-Booth编码流水线大数乘法器设计

• 作者: 周怡 李树国
• 来源期刊: 微电子学与计算机
• 关键词: Booth编码 wallace压缩 乘法器 公钥密码运算
• 年，卷（期）: 2014,（1）
• 页码范围: 60-63,67
• 页数: 5页
• 分类号: TN402
• 语种: 中文

摘要

大数乘法器是密码算法芯片的引擎，它直接决定着密码芯片的性能．由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时，并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计．基于SM IC0．18 mm工艺，对乘法器设计进行了综合，乘法器的关键路径延时3．77 ns ，它优于同类乘法器．

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李树国	清华大学微电子学研究所	37	235	8.0	13.0
2	周怡	清华大学微电子学研究所	1	5	1.0	1.0