一种应用于TDC的低抖动延迟锁相环电路设计

• 作者: 吴金 张有志 李超 赵荣琦 郑丽霞
• 来源期刊: 电子学报
• 学科: 工学
• 关键词: 延迟锁相环 时间数字转换器 静态相位误差 宽动态范围 时钟抖动
• 年，卷（期）: 2017,（2）
• 所属期刊栏目: 学术论文
• 页码范围: 452-458
• 页数: 7页
• 分类号: TP331.1
• 字数: 3333字
• 语种: 中文
• DOI: 10.3969/j.issn.0372-2112.2017.02.026

摘要

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.351μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李超	东南大学集成电路学院	49	176	8.0	10.0
2	张有志	东南大学集成电路学院	1	6	1.0	1.0
3	赵荣琦	东南大学集成电路学院	1	6	1.0	1.0