ETC系统中HDLC协议解码控制器的Verilog HDL实现

• 作者: 刘昱 张海英 李海洋 王小松 邓昌晟
• 来源期刊: 微型机与应用
• 学科: 工学
• 关键词: 电子不停车收费系统 DSRC HDLC Verilog HDL CRC
• 年，卷（期）: 2017,（19）
• 所属期刊栏目: 硬件与结构
• 页码范围: 30-33
• 页数: 4页
• 分类号: TN92
• 字数: 2058字
• 语种: 中文
• DOI: 10.19358/j.issn.1674-7720.2017.19.009

摘要

电子不停车收费系统(Electronic Toll Collection,ETC)是解决目前交通拥堵问题最有效的手段.为规范ETC设计,统一国内ETC标准,我国制定了电子收费专用短程通信国家标准(Dedicated Short Range Communications,DSRC).DSRC数据链路层采用由国际标准化组织(ISO)制定的高级数据链路控制规程(High-Level Data Link Control,HDLC).文章遵循DSRC短程通信协议数据链路层标准规范,采用硬件描述语言Verilog HDL实现了一种基于串行结构的HDLC解码电路,并对其中'0'比特删除模块、CRC校验模块着重分析,设计较短时延的解码电路.在解码时钟为256 kHz时,可以在0.2 ms时间内完成解码和读取工作.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李海洋	中国科学院微电子研究所新一代通信射频芯片技术北京市重点实验室	95	666	13.0	21.0
2	张海英	中国科学院微电子研究所	114	574	11.0	17.0
3	刘昱	中国科学院微电子研究所新一代通信射频芯片技术北京市重点实验室	21	76	5.0	7.0
7	邓昌晟	中国科学院微电子研究所新一代通信射频芯片技术北京市重点实验室	1	0	0.0	0.0
11	王小松	中国科学院微电子研究所新一代通信射频芯片技术北京市重点实验室	8	16	3.0	3.0