8位RISC MCU Core设计

• 作者: 周伟江 郑立 黄继业
• 来源期刊: 杭州电子科技大学学报（自然科学版）
• 关键词: 超大规模集成电路 流水线 Verilog综合
• 年，卷（期）: 2001,（6）
• 页码范围: 39-45
• 页数: 7页
• 分类号: TP311
• 语种: 中文
• DOI: 10.3969/j.issn.1001-9146.2001.06.008

摘要

本文介绍基于RISC体系结构的微控制器IP核--RISCMCU Core的设计与实现.主要包括指令集分析、指令译码与控制器的设计.RISCMCU Core规则的指令格式缩减了译码单元规模;优化设计的时序控制逻辑,使取指部件与执行部件同时工作,实现了二级流水线,达到单周期单指令(程序转移指令例外)的执行速度.RISCMCU Core用可综合的Verilog HDL描述,按设计流程进行各级仿真验证,最后在Verilog XL上完成系统级指令测试.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄继业		27	152	5.0	12.0
2	郑立		5	34	4.0	5.0
3	周伟江		1	12	1.0	1.0