RS(204，188)编码器的设计与实现

• 作者: 来逢昌 游余新 王进祥
• 来源期刊: 微处理机
• 学科: 工学
• 关键词: VerilogHDL缩短RS码有限域乘法器编码器
• 年，卷（期）: 2001,（1）
• 所属期刊栏目: 微机应用
• 页码范围: 50-52
• 页数: 3页
• 分类号: TN4
• 字数: 2359字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-2279.2001.01.016

摘要

给出了一种GF(256)域上的RS(204，188)码编码器的实现算法，建立了C语言行为级模型和RTL级硬件模型。采用了具有对称系数的生成多项式，减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与FPGA网表，并进行了二者的仿真验证。该电路的规模约为4100门左右，约为一般的该编码器70％。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王进祥	哈尔滨工业大学微电子中心	62	429	11.0	18.0
2	来逢昌	哈尔滨工业大学微电子中心	31	200	7.0	12.0
3	游余新	哈尔滨工业大学微电子中心	2	40	2.0	2.0