一种新型乘法累加器IP设计

• 作者: 文爱军 陈钦树 雷海军
• 来源期刊: 湖南工程学院学报(自然科学版)
• 学科: 工学
• 关键词: 高速乘法累加器 改进Booth算法 Wallace树
• 年，卷（期）: 2004,（3）
• 所属期刊栏目: 计算机科学
• 页码范围: 51-54
• 页数: 4页
• 分类号: TP301.6
• 字数: 2397字
• 语种: 中文
• DOI: 10.3969/j.issn.1671-119X.2004.03.015

摘要

以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而运算速度提高了9.5%.整个设计用VerilogHDL描述,并在Xilinx公司xc2vp20器件上实现.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	文爱军	西安电子科技大学综合业务网国家重点实验室	47	183	8.0	11.0
2	雷海军	湖南工程学院电气与信息工程系	6	24	2.0	4.0
3	陈钦树	西安电子科技大学综合业务网国家重点实验室	2	12	1.0	2.0