基于重构技术的并行乘法累加器结构

• 作者: 李莺 陈杰
• 来源期刊: 微电子学与计算机
• 关键词: 数字信号处理 乘法累加器 重构技术
• 年，卷（期）: 2004,（3）
• 页码范围: 109-112
• 页数: 4页
• 分类号: TP360
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2004.03.028

摘要

实时信号处理系统要求数字信号处理器具有更高的速度和更低的功耗.文章提出的新型乘法累加器,具有在不同模式下分别处理16位与32位数据,或16位与32位数据混合运算能力.本运算结构采用由三个16位乘法器重构一个32位运算单元,可调用其中一至三个乘法累加模块处理不同精度的数据达到了高速度、低功耗的设计要求.在32位工作模式下数据处理速度可以达到16位乘累加器的水平.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈杰	中国科学院微电子中心	247	3126	30.0	49.0
2	李莺	中国科学院微电子中心	3	5	2.0	2.0