基于部分积优化的高速并行乘法器实现

• 作者: 史江义 李康 林钰凯 梁亮 马佩军
• 来源期刊: 微电子学与计算机
• 关键词: 数字信号处理 乘法器电路 编码 低功耗
• 年，卷（期）: 2011,（1）
• 页码范围: 61-63,68
• 分类号: TN47
• 语种: 中文

摘要

提出了部分积产生与压缩单元的改进结构,通过对部分积产生算法进行优化,采用选择器结构来替换传统的与或门,提高了部分积电路的性能,并降低了该模块的面积与功耗.对压缩单元的优化提高了部分积压缩的速度.对16×16并行乘法器综合验证表明,改进的乘法器性能提高14.5%,面积减少7.1%,同时功耗下降17.2%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	马佩军	西安电子科技大学宽禁半导体材料与器件国防重点实验室	34	163	8.0	10.0
2	李康	西安电子科技大学宽禁半导体材料与器件国防重点实验室	21	146	7.0	11.0
3	史江义	西安电子科技大学宽禁半导体材料与器件国防重点实验室	11	33	4.0	5.0
4	梁亮	西安电子科技大学宽禁半导体材料与器件国防重点实验室	2	6	2.0	2.0
5	林钰凯	西安电子科技大学宽禁半导体材料与器件国防重点实验室	1	3	1.0	1.0