定点符号高速乘法器的设计与FPGA实现

• 作者: 初建朋 徐晨 景为平 李小进 赖宗声
• 来源期刊: 微电子学与计算机
• 关键词: 乘法器 FPGA 修正布斯算法 华莱士树 42压缩器
• 年，卷（期）: 2005,（4）
• 页码范围: 119-121,125
• 页数: 4页
• 分类号: TN911.7
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2005.04.032

摘要

文章系统地研究了符号定点高速乘法器的实现算法和结构,采用了修正布斯算法,华莱士压缩树,4:2压缩器,伪4:2压缩器以及平方根求和结构.采用VerilogHDL实现了整个乘法器,在单个时钟周期完成一次16位的符号数乘法.为了验证该乘法器的性能,在VertexⅡ-xc2v1000实现了该乘法器,频率可达62.27MHz.每秒钟可完成6227万次16位的符号乘法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	赖宗声	华东师范大学微电子电路与系统研究所	136	779	13.0	18.0
2	李小进	华东师范大学微电子电路与系统研究所	32	83	5.0	7.0
3	景为平		10	43	4.0	6.0
4	初建朋	华东师范大学微电子电路与系统研究所	10	105	4.0	10.0
5	徐晨		5	14	3.0	3.0