20×18位符号定点乘法器的FPGA实现

• 作者: 王景存 黄勇
• 来源期刊: 现代电子技术
• 关键词: 定点乘法器 VerilogHDL Booth算法 4-2压缩 波形仿真
• 年，卷（期）: 2009,（8）
• 所属期刊栏目: 集成电路设计
• 页码范围: 5-7,10
• 页数: 4页
• 分类号: TP332.2
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2009.08.002

摘要

在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计.采用基4-Booth算法和4-2压缩的方案,并采用先进的集成电路工艺,使用SMIC 0.18μm标准单元库,提高了乘法器的速度,节省了器件.利用Xilinx FPGA(xc2vp70-6ff1517)对乘法器进行了综合仿真,完成一次乘法运算的时间为15.922 ns,在减少乘法器器件的同时,提高了乘法器的速度,降低了器件的功耗.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄勇		12	99	5.0	9.0
2	王景存		46	338	10.0	16.0