基于改进的布斯算法FPGA嵌入式18×18乘法器

• 作者: 国磊 王鲁豫 陈春深
• 来源期刊: 现代电子技术
• 关键词: 布斯算法 部分积 9-2压缩 两级超前进位加法器
• 年，卷（期）: 2012,（8）
• 所属期刊栏目: 集成电路设计
• 页码范围: 154-156
• 分类号: TN41
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2012.08.047

摘要

设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18 b有符号或17 b无符号数的乘法运算.该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化.该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46 ns.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	国磊		5	7	2.0	2.0
2	王鲁豫		1	3	1.0	1.0
3	陈春深		1	3	1.0	1.0