基于Verilog HDL设计实现的乘法器性能研究

• 作者: 刘怡俊 刘玉转 张希花 李振坤 赵娟
• 来源期刊: 科技与创新
• 关键词: Verilog HDL 改进Booth算法 乘法器
• 年，卷（期）: 2008,（8）
• 所属期刊栏目: 嵌入式软件应用
• 页码范围: 78-80
• 页数: 3页
• 分类号: TP332
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.08.031

摘要

本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经xilinx ISE和Quartus Ⅱ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的Booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘怡俊	广东工业大学计算机学院	66	190	7.0	10.0
2	李振坤	广东工业大学计算机学院	91	751	16.0	23.0
3	赵娟	广东工业大学计算机学院	12	25	3.0	4.0
4	刘玉转	广东工业大学计算机学院	3	11	2.0	3.0
5	张希花	广东工业大学计算机学院	5	55	4.0	5.0