基于改进4-2压缩结构的32位浮点乘法器设计

• 作者: 于宗光 张树丹 徐睿 李昆 邵磊
• 来源期刊: 科技与创新
• 关键词: 乘法器 4-2压缩器 浮点
• 年，卷（期）: 2007,（9）
• 所属期刊栏目: 软件时空
• 页码范围: 224-225,199
• 页数: 3页
• 分类号: TP332.2
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.09.089

摘要

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘.整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.