原文服务方: 计算机应用研究       
摘要:
设计并实现17×17 bit带符号数字乘法器.为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩展的设计方法.该方法使用逻辑功效模型分析乘法器的关键路径,通过构造驱动能力更为完备的单元以实现关键路径中每一级门功效相等,从而得到最短路径延时.将TSMC 90 nm标准单元库扩展得到扩展单元库,使用两个单元库版图分别实现数字乘法器,基于扩展单元库实现的乘法器速度提升10.87%.实验结果表明,基于标准单元库扩展的半定制设计方法可以有效提升电路的性能,这种方法尤其适用于电路负载过大的情况.
推荐文章
基于FPGA的WALLACE TREE乘法器设计
乘法器
WALLACE
FPGA
6:4压缩器
基于快速舍入的双精度浮点乘法器的设计
浮点乘法
乘法器
快速舍入
一种基于忆阻器的可扩展乘法器设计
忆阻器
全加器
布尔逻辑门
乘法器
扩展
一种43位浮点乘法器的设计
乘法器
BooTH编码
平方根进位选择加法器
舍入
内容分析
关键词云
关键词热度
相关文献总数  
(/次)
(/年)
文献信息
篇名 基于标准单元库扩展的快速乘法器设计
来源期刊 计算机应用研究 学科
关键词 乘法器 标准单元库扩展 改进的Booth编码算法 Wallace树 逻辑功效
年,卷(期) 2012,(5) 所属期刊栏目 系统应用开发
研究方向 页码范围 1778-1780,1814
页数 分类号 TN47
字数 语种 中文
DOI 10.3969/j.issn.1001-3695.2012.05.047
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 严晓浪 浙江大学超大规模集成电路设计研究所 246 1634 19.0 29.0
2 吕冬明 浙江大学超大规模集成电路设计研究所 5 6 1.0 2.0
3 郑丹丹 浙江大学超大规模集成电路设计研究所 10 17 3.0 3.0
4 葛海通 浙江大学超大规模集成电路设计研究所 52 293 8.0 14.0
5 曾宪恺 浙江大学超大规模集成电路设计研究所 1 4 1.0 1.0
传播情况
(/次)
(/年)
引文网络
引文网络
二级参考文献  (0)
共引文献  (0)
参考文献  (7)
节点文献
引证文献  (4)
同被引文献  (13)
二级引证文献  (10)
1951(1)
  • 参考文献(1)
  • 二级参考文献(0)
1961(2)
  • 参考文献(2)
  • 二级参考文献(0)
1964(1)
  • 参考文献(1)
  • 二级参考文献(0)
2006(3)
  • 参考文献(3)
  • 二级参考文献(0)
2012(1)
  • 参考文献(0)
  • 二级参考文献(0)
  • 引证文献(1)
  • 二级引证文献(0)
2012(1)
  • 引证文献(1)
  • 二级引证文献(0)
2013(1)
  • 引证文献(1)
  • 二级引证文献(0)
2015(1)
  • 引证文献(0)
  • 二级引证文献(1)
2016(1)
  • 引证文献(1)
  • 二级引证文献(0)
2017(1)
  • 引证文献(0)
  • 二级引证文献(1)
2018(3)
  • 引证文献(0)
  • 二级引证文献(3)
2019(5)
  • 引证文献(1)
  • 二级引证文献(4)
2020(1)
  • 引证文献(0)
  • 二级引证文献(1)
研究主题发展历程
节点文献
乘法器
标准单元库扩展
改进的Booth编码算法
Wallace树
逻辑功效
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
计算机应用研究
月刊
1001-3695
51-1196/TP
大16开
1984-01-01
chi
出版文献量(篇)
21004
总下载数(次)
0
总被引数(次)
238385
论文1v1指导