基于Verilog HDL的DDS相位累加器的一种优化设计

• 作者: 吴治隆 杨平先 熊兴中
• 来源期刊: 四川轻化工学院学报
• 学科: 工学
• 关键词: Verilog HDL 流水线技术 相位累加器 电子设计自动化
• 年，卷（期）: 2004,（2）
• 所属期刊栏目: 学术论文与技术报告
• 页码范围: 49-53
• 页数: 5页
• 分类号: TH911.72
• 字数: 1888字
• 语种: 中文
• DOI: 10.3969/j.issn.1673-1549.2004.02.013

摘要

通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨平先	四川理工学院电子与信息工程系	63	298	10.0	14.0
2	熊兴中	四川理工学院电子与信息工程系	28	146	8.0	11.0
3	吴治隆	四川理工学院电子与信息工程系	2	17	1.0	2.0