一种高速Viterbi译码器的优化设计及Verilog实现

• 作者: 王鑫 黄君凯
• 来源期刊: 微电子学与计算机
• 关键词: 维特比(vitebi)译码器 分支度量 加比选单元 幸存路径存储器 寄存器交换法
• 年，卷（期）: 2005,（2）
• 页码范围: 178-182
• 页数: 5页
• 分类号: TP302.1
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2005.02.049

摘要

文章设计了一种高速Viterbi译码器,该设计基于卷积码编码及其Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器.仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄君凯	暨南大学电子工程系固体电子技术与专用集成电路实验室	34	306	10.0	16.0
2	王鑫	暨南大学电子工程系固体电子技术与专用集成电路实验室	14	149	7.0	12.0