一种低功耗常系数乘法器的设计

• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 低功耗 常系数乘法器 CSD编码 Wallace Tree变数校正 DCT/IDCT变换
• 年，卷（期）: 2005,（30）
• 所属期刊栏目: 产品、研发、测试
• 页码范围: 99-101
• 页数: 3页
• 分类号: TP332.2+2
• 字数: 1874字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2005.30.033

摘要

该文基于并行乘法器结构设计了一种新型的低功耗常系数乘法器.它采用了CSD(Canonical sign-digital)编码,Wallace Tree乘法算法,结合采用了截断处理,变数校正的优化技术,实现了一种适用于DCT/IDCT变换的常系数乘法器.该乘法器的输入字长为15bits(Q3格式)输出字长为15bits(Q3格式),常系数字长为15bits(Q14格式).采用SMIC0.18 um工艺进行综合,本设计的面积为13 974μm2,并在100MHz的时钟频率下功耗为0.69mw.通过与其它算法实现的乘法器进行分析与比较,说明了该设计在满足性能的同时,实现了较小的面积与较低的功耗.