AES的高性能硬件设计与研究

• 作者: 刘树波 唐明 张焕国 赵波
• 来源期刊: 计算机工程
• 学科: 工学
• 关键词: AES FPGA Rijndael算法 硬件设计 流水线
• 年，卷（期）: 2006,（8）
• 所属期刊栏目: 工程应用技术与实现
• 页码范围: 257-259
• 页数: 3页
• 分类号: TP309.7
• 字数: 3296字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-3428.2006.08.093

摘要

分析了高级加密标准算法(AES)的原理,并在此基础上对AES的硬件实现方法进行研究,用硬件设计语言(Verilog HDL)描述了该算法的基本过程和结构,完成了分组长度为128比特的AES加/解密芯片设计.仿真结果表明,在时钟频率为25MHz前提下,加/解密速度达3Gbit/sec,处理速度达到世界领先水平.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张焕国	武汉大学计算机学院	244	4083	31.0	56.0
2	唐明	武汉大学计算机学院	35	231	9.0	14.0
3	赵波	武汉大学计算机学院	63	547	12.0	20.0
4	刘树波	武汉大学计算机学院	44	113	7.0	8.0