SystemVerilog断言及其应用

• 作者: 夏宇闻 徐伟俊 杨鑫 陈先勇
• 来源期刊: 中国集成电路
• 学科: 工学
• 关键词: 字:SystemVerilog 断言 DUT SVA Assertion
• 年，卷（期）: 2007,（9）
• 所属期刊栏目: 设计
• 页码范围: 19-24
• 页数: 6页
• 分类号: TN4
• 字数: 5333字
• 语种: 中文
• DOI: 10.3969/j.issn.1681-5289.2007.09.003

摘要

在介绍systemVerilog断言的概念、使用断言的好处、断言的分类、断言的组成以及断言如何被插入到被测设计(DUT)的基础上,本文详细地介绍了如何使用不同的断言语句对信号之间的复杂时序关系进行严格的检查,并针对每个例子展示了在ModelSim 6.1b仿真环境中所显示的波形.本文旨在帮助读者理解如何使用断言对设计中信号间复杂时序关系进行验证的方法,并由此介绍一些基本的SystemVerilog断言、操作符、代码段和断言验证方法学.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	徐伟俊		3	127	3.0	3.0
2	杨鑫		3	127	3.0	3.0
3	陈先勇		3	127	3.0	3.0
4	夏宇闻		3	127	3.0	3.0