基于CPLD的卷积码编解码器的设计

• 作者: 龙光利
• 来源期刊: 科技与创新
• 关键词: 卷积码 编码器 解码器 复杂可编程逻辑器件
• 年，卷（期）: 2007,（23）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 216-217,206
• 页数: 3页
• 分类号: TN702
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.23.087

摘要

卷积码是一种性能优良的差错控制编码.本文阐述了卷积码编解码器的基本工作原理,在MAX+PLUS2软件平台上,给出了利用复杂可编程逻辑器件设计的(2,1,6)卷积码编解码器电路,并进行了编译和波形仿真.综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中,测试结果表明,达到了预期的设计要求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	龙光利	陕西理工学院电信工程系	37	102	5.0	7.0