AES加密算法的FPGA高速实现

• 作者: 付宇卓 李田田
• 来源期刊: 上海船舶运输科学研究所学报
• 学科: 工学
• 关键词: 高级加密标准 有限域 流水线 可编程门阵列
• 年，卷（期）: 2010,（2）
• 页码范围: 120-128
• 分类号: TP309.7
• 字数: 4144字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-5949.2010.02.008

摘要

针对高速安全的网络需求,对AES(The Advanced En-cryption Standard)加密算法的硬件实现进行研究.为了采用流水线并行结构,根据RFU 3686选用了AES-CTR 工作模式,并对算法进行了代数归纳.采用白顶而下的设计方式,首先对整体硬件架构进行了设计,包括划分内部模块、定义外部接口、设计控制模块的有限状态机;然后设计函数模块的内部逻辑;再进一步计算单元延时,将流水线划分为4级.最后对AES-128模块的加密路径进行了代码级仿真及综合,本系统在Vitex 5 下的吞吐率达到了 18.13 Gb/s.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	付宇卓	上海交通大学微电子学院	90	850	15.0	26.0
2	李田田	上海交通大学微电子学院	3	9	2.0	3.0