一种在FPGA中实现快速并行CRC的设计方法

• 作者: 唐雄 王尧 王峰 陈德炜
• 来源期刊: 中国电子商务
• 学科: 工学
• 关键词: FPGA CRC 时序优化 Altera Stratix5 综合
• 年，卷（期）: 2011,（12）
• 所属期刊栏目: 科技研究
• 页码范围: 84-84
• 分类号: TP30
• 字数: 1357字
• 语种: 中文
• DOI: 10.3969/j.issn.1009-4067.2011.12.063

摘要

时序优化是FPGA逻辑设计中的非常重要的话题，随着FPGA器件的规模日益增加，逻辑设计工程师在FPGA上实现的电路功能越来越多，复杂度也越来越大。电路的工作频率也越来越高，越来越多的时序优化的问题摆在了逻辑设计工程师的面前。本文描述了一种通过对电路结构的优化和综合约束在FPGA中实现高速；32bit的并行CRC-16计算电路的方法。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王峰		7	23	2.0	4.0
2	唐雄		5	8	1.0	2.0
3	王尧		1	0	0.0	0.0
4	陈德炜		1	0	0.0	0.0