65纳米工艺下逻辑综合阶段的低功耗策略

• 作者: 刘剑婷 林平分
• 来源期刊: 中国集成电路
• 学科: 工学
• 关键词: 65纳米 低功耗设计 逻辑综合 DC
• 年，卷（期）: 2012,（4）
• 所属期刊栏目: 设计
• 页码范围: 23-28,50
• 页数: 7页
• 分类号: TP368.1
• 字数: 3978字
• 语种: 中文
• DOI: 10.3969/j.issn.1681-5289.2012.04.056

摘要

纳米工艺下ASIC芯片的功耗问题将成为未来设计的瓶颈。本文以SD卡Flash控制芯片为例,研究65纳米工艺下逻辑综合阶段降低功耗的手段及措施,分析这些手段对功耗的影响,最终确定最佳低功耗策略,并经流片验证该低功耗策略有效。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	林平分	北京工业大学北京市嵌入式系统重点实验室	92	254	8.0	12.0
2	刘剑婷	北京工业大学北京市嵌入式系统重点实验室	1	8	1.0	1.0