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基于Verilog和VHDL的状态机设计技术
基于Verilog和VHDL的状态机设计技术
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摘要：
对于数字逻辑工程师来说,设计一个同步有限状态机(FSM)是一项很常见的任务。该论文讨论了若干关于设计有限状态机方面的问题,包括用于状态分配的状态编码方法,状态机的输入输出等等。
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文献信息
| 篇名 | 基于Verilog和VHDL的状态机设计技术 | ||
| 来源期刊 | 电脑知识与技术：学术交流 | 学科 | 工学 |
| 关键词 | 有限状态机 状态编码 状态分配 | ||
| 年，卷（期） | 2012,（8X） | 所属期刊栏目 | |
| 研究方向 | 页码范围 | 5897-5898 | |
| 页数 | 2页 | 分类号 | TP333 |
| 字数 | 语种 | ||
| DOI | |||
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有限状态机
状态编码
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期刊影响力
电脑知识与技术：学术版
主办单位：
时代出版传媒股份有限公司
中国计算机函授学院
出版周期：
旬刊
ISSN：
1009-3044
CN：
34-1205/TP
开本：
出版地：
安徽合肥市濉溪路333号
邮发代号：
26-188
创刊时间：
语种：
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