三维众核片上处理器存储架构研究

• 作者: 傅玉祥 张宇昂 李丽 潘红兵 郑维山 韩峰
• 来源期刊: 南京大学学报（自然科学版）
• 关键词: 三维集成电路 三维片上众核多处理器 非均匀高速缓存 存储器架构
• 年，卷（期）: 2014,（3）
• 页码范围: 330-335
• 页数: 6页
• 字数: 3161字
• 语种: 中文
• DOI: 10.13232/j.cnki.jnju.2014.03.012

摘要

三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成 SRAM L2 cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2 cache,集成2层L2 cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	潘红兵	南京大学电子科学与工程学院微电子设计研究所	40	256	9.0	14.0
2	李丽	南京大学电子科学与工程学院微电子设计研究所	96	795	14.0	24.0
3	郑维山	南京大学电子科学与工程学院微电子设计研究所	4	9	2.0	2.0
4	韩峰	南京大学电子科学与工程学院微电子设计研究所	7	26	3.0	5.0
5	张宇昂	南京大学电子科学与工程学院微电子设计研究所	6	138	4.0	6.0
6	傅玉祥	南京大学电子科学与工程学院微电子设计研究所	3	8	2.0	2.0