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摘要:
10GBASE-KR变速箱的功能是实现156.25 MHz下66 bit数据与644.53 MHz下16 bit数据之间的通信.该文在深入研究万兆以太网物理编码子层(Physical Coding Sublayer,PCS)的功能以及变速箱原理的基础上,提出一种新的变速箱实现方法,将其分成读写数据转换和异步FIFO(First In First out)两个模块,完成发送通道和接收通道的设计.该方法有效减少了存储器的数目,使存储器数目由原来的528个减少到82个.本设计使用Verilog硬件描述语言,采用ModelSim进行功能仿真,并利用EDA(Electronic Design Automation)工具完成逻辑综合.仿真结果表明,该方法实现了变速箱的功能要求,并具有面积小、速度快的特点.
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内容分析
关键词云
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文献信息
篇名 一种新的10GBASE-KR物理编码子层的变速箱设计
来源期刊 微型机与应用 学科 工学
关键词 变速箱 万兆以太网 PCS 逻辑综合
年,卷(期) 2016,(13) 所属期刊栏目 硬件与结构
研究方向 页码范围 31-33,36
页数 4页 分类号 TP47
字数 1645字 语种 中文
DOI 10.19358/j.issn.1674-7720.2016.13.010
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 杨莹 中国科学技术大学信息科学技术学院 24 338 6.0 18.0
2 林福江 中国科学技术大学信息科学技术学院 44 42 3.0 4.0
3 杨灿美 中国科学技术大学先进技术研究院 8 22 4.0 4.0
4 张琴 中国科学技术大学信息科学技术学院 9 51 2.0 7.0
传播情况
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研究主题发展历程
节点文献
变速箱
万兆以太网
PCS
逻辑综合
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
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期刊影响力
信息技术与网络安全
月刊
2096-5133
10-1543/TP
大16开
北京市海淀区清华东路25号(北京927信箱)
82-417
1982
chi
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33
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