原文服务方: 微电子学与计算机       
摘要:
针对目前数据传输对高速率的要求,在保留传统8B/10B 编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过 Cadence 的 NCVerilog 进行功能验证,完成电路仿真与实现。通过 Synopsys 的 Design Compiler 工具在 SMIC65 nm 工艺下进行综合,该编码器可达到在1 GHz 工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点。
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文献信息
篇名 8B/10B 编码器新型算法结构的设计与实现
来源期刊 微电子学与计算机 学科
关键词 8B/10B 并行编码 游程值 高速通信
年,卷(期) 2016,(10) 所属期刊栏目
研究方向 页码范围 151-154,158
页数 5页 分类号 TP31
字数 语种 中文
DOI
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 张正璠 江南大学物联网工程学院 2 8 2.0 2.0
2 王方 江南大学物联网工程学院 5 13 2.0 3.0
3 周璐 中国电子科技集团公司第五十八研究所 2 6 1.0 2.0
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研究主题发展历程
节点文献
8B/10B
并行编码
游程值
高速通信
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
微电子学与计算机
月刊
1000-7180
61-1123/TN
大16开
1972-01-01
chi
出版文献量(篇)
9826
总下载数(次)
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