一种新型亚采样锁相环研究

• 作者: 周京 赵慧媛
• 来源期刊: 集成电路应用
• 学科: 工学
• 关键词: 亚采样锁相环 仿真 低噪声
• 年，卷（期）: 2017,（10）
• 所属期刊栏目: 研究与设计
• 页码范围: 34-37
• 页数: 4页
• 分类号: TN402
• 字数: 1972字
• 语种: 中文
• DOI: 10.19339/j.issn.1674-2583.2017.10.008

摘要

这是一种550 MHz的新型亚采样锁相环(SSPLL)结构,对其特点进行分析,使用Verilog-A作为辅助,进行行为级模拟电路设计.该锁相环的设计在TSMC 180 nm CMOS工艺下完成,使用Cadence Spectre仿真器对该模型进行了仿真.提出的锁相环具有带内噪声小,面积小等优点.此外,使用Verilog-A大大节约了仿真时间成本.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	周京	合肥工业大学微电子学院	2	1	1.0	1.0
2	赵慧媛		1	0	0.0	0.0