一种基于时序的加/减法器组优化方法

• 作者: 余建德 胡平科
• 来源期刊: 电脑知识与技术：学术交流
• 学科: 工学
• 关键词: 混合加/减法器组 RTL综合 输入端口数据位时延 正负矩阵
• 年，卷（期）: 2017,（6X）
• 页码范围: 221-222
• 页数: 2页
• 分类号: TP332.21

摘要

针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法,有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示,这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	胡平科	东华大学计算机科学与技术学院	2	0	0.0	0.0
2	余建德		2	0	0.0	0.0