基于Verilog的数字闹钟设计及仿真

• 作者: 董迎春 陈亚军 魏学
• 来源期刊: 电脑迷
• 关键词: VerilogHDL 数字闹钟 Quartus Modelsim
• 年，卷（期）: 2017,（32）
• 所属期刊栏目: 网络天地
• 页码范围: 129,132
• 页数: 2页
• 字数: 1370字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-528X.2017.32.113

摘要

本文使用Verilog HDL,采用"自顶向下"的方法,设计一个具有基本计时功能以及闹钟时间可调、闹钟可自停或中途通过按键停止的闹钟功能的数字闹钟,并使用Quartus和Modelsim软件实现功能仿真.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈亚军		51	290	9.0	14.0
2	魏学		2	0	0.0	0.0
3	董迎春		2	0	0.0	0.0