一种降低时钟锁相环抖动的技术研究

• 作者: 冯景 张繁
• 来源期刊: 通信技术
• 学科: 工学
• 关键词: SERDES 随机抖动均方差 锁相环 抖动
• 年，卷（期）: 2020,（12）
• 所属期刊栏目: 工程与应用
• 页码范围: 3116-3121
• 页数: 6页
• 分类号: TN79+1
• 语种: 中文
• DOI: 10.3969/j.issn.1002-0802.2020.12.037

摘要

高速SERDES串行器内部锁相环的参考时钟有严格的要求,根据某25Gbps数据率SERDES芯片的156.25MHz参考时钟的随机抖动均方差要求,进行锁相环电路设计,根据实测结果,对降低时钟锁相环抖动方案进行技术研究,通过时钟锁相环电路设计优化,从而得到低抖动锁相环优化配置方案.