基于RISC-V处理器的TileLink与AXI4总线桥设计与实现

• 作者: 洪广伟 崔超 虞致国 顾晓峰
• 学科: 工学
• 关键词: RISC-V 总线桥 TileLink总线 AXI4总线 流水线传输
• 年，卷（期）: 2022,（4）
• 所属期刊栏目: 计算机工程与应用
• 页码范围: 100-108
• 页数: 8页
• 分类号: TP402
• 语种: 中文
• DOI: 10.19304/J.ISSN1000-7180.2021.1052

摘要

RISC-V是近年提出的一种开源精简指令集架构，TileLink总线是专为RISC-V处理器设计的片上总线.为使RISC-V处理器灵活适配更多已有的AXI4 IP资源，提出一种高效率TileLink与AXI4总线桥设计方案，其中由一系列功能子模块匹配总线间数据传输方式的差异，以流水线传输形式实现数据跨协议的传输，增加总线桥的数据吞吐量.在实现总线桥不同通道间的转换时，采用不同的仲裁策略，在AXI4总线的响应转换过程中，采用固定优先级仲裁，优先转换数据响应，保证系统整体运行效率；在AXI4总线的写数据和读数据事务转换过程中，采用轮询仲裁，保证写数据和读数据的公平性，均衡分配目标通道带宽，提高总线带宽利用率和系统传输效率.从模块级用TileLink随机测试激励对总线桥进行仿真验证，并通过在RISC-V处理器上挂载AXI4接口PCI Express根复合体，从FPGA系统级进行验证，结果表明，设计的总线桥能够正确转换协议，并且能较大提高系统带宽利用率.总线桥在SMIC 55 nm CMOS工艺下进行了ASIC实现，工作频率达714 MHz，版图面积405×405 μm2.