具有快速锁定时间的ADPLL 电路设计

• 作者: 王巍 张涛洪 刘斌政 赵汝法 袁军 重庆邮电大学光电工程学院/国际半导体学院
• 来源期刊: 微电子学与计算机
• 学科: 其他
• 关键词: 时间数字转换器 快速锁定 全数字锁相环
• 年，卷（期）: 2023,（4）
• 页码范围: 95-100
• 页数: 6页
• 语种: 中文
• DOI: 10.19304/J.ISSN1000-7180.2022.0442

摘要

快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz～35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.