VITAL--设计ASIC模型的VHDL基准

• 来源期刊: 计算机辅助设计与图形学学报
• 学科: 工学
• 关键词: VHDL ASIC模型 VHDL模拟 时序检查 SDF
• 年，卷（期）: 1998,（2）
• 页码范围: 66-71
• 页数: 6页
• 分类号: TP302,
• 语种: 中文

摘要

VITAL是IEEE新近制定的一个用VHDL建立ASIC模型库的基准,它为ASIC库的建立、电路设计的描述提供了便利的、格式相对固定的描述方法,并为提高模拟性能提供了依据和基础.该文介绍VITAL的基本内容,并介绍用VITAL描述电路模型的方法.