浮点加法运算器前导1预判电路的实现

• 作者: 夏宏 孙富明 李笑盈
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 浮点加法 规格化 前导1预判
• 年，卷（期）: 2002,（21）
• 所属期刊栏目: 开发设计
• 页码范围: 142-143,146
• 页数: 3页
• 分类号: TP332.2+1
• 字数: 2130字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2002.21.048

摘要

提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案.此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的.前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时.LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	夏宏	北京科技大学信息工程学院	10	70	4.0	8.0
2	李笑盈	北京科技大学信息工程学院	3	124	3.0	3.0
3	孙富明	国防科技大学电子工程学院	1	7	1.0	1.0