RS(15,9)编码器IP Core的实现

• 作者: 余宁梅 刘高辉 牛兰奇 董怀玉 陈静瑾 高勇
• 来源期刊: 西安理工大学学报
• 学科: 工学
• 关键词: RS码 编码器 IP Core Verlog HDL
• 年，卷（期）: 2004,（1）
• 页码范围: 82-86
• 页数: 5页
• 分类号: TN919.3+1
• 字数: 2970字
• 语种: 中文
• DOI: 10.3969/j.issn.1006-4710.2004.01.019

摘要

RS编码器IP核设计的难点是提高编码电路的编码运算速度.采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题.使用Verilog HDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	高勇	西安理工大学自动化与信息工程学院	189	1184	15.0	26.0
2	余宁梅	西安理工大学自动化与信息工程学院	97	476	11.0	15.0
3	刘高辉	西安理工大学自动化与信息工程学院	37	161	7.0	9.0
4	陈静瑾	西安理工大学自动化与信息工程学院	9	92	5.0	9.0
5	牛兰奇	西安理工大学自动化与信息工程学院	10	39	4.0	5.0
6	董怀玉	西安理工大学自动化与信息工程学院	3	24	3.0	3.0