基于Verilog语言的循环式加法器的设计

• 作者: 白雪飞 郭立 项玮
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 循环式加法器 流水线加法器 RSA密码体系
• 年，卷（期）: 2004,（35）
• 所属期刊栏目: 开发设计
• 页码范围: 100-101,153
• 页数: 3页
• 分类号: TP311
• 字数: 1259字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2004.35.034

摘要

加法器几乎在各种电路中都有着广泛的应用,论文提出的循环式加法器在保证较高的工作速度的同时,又能使系统所耗用的资源较少.笔者现已成功地设计了1024位循环式加法器,并应用到RSA密码体系的硬件电路中,得到了较好的效果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郭立	中国科技大学电子科学与技术系	18	176	7.0	12.0
2	白雪飞	中国科技大学电子科学与技术系	3	17	2.0	3.0
3	项玮	中国科技大学电子科学与技术系	2	7	2.0	2.0