减少数字集成电路测试时间的扫描链配置

• 作者: 王玉文 谢永乐 陈光(礻禹)
• 来源期刊: 仪器仪表学报
• 学科: 工学
• 关键词: 集成电路测试 扫描设计 可测性设计 极大独立集
• 年，卷（期）: 2005,（5）
• 所属期刊栏目: 学术论文
• 页码范围: 449-452,496
• 页数: 5页
• 分类号: TN47
• 字数: 3836字
• 语种: 中文
• DOI: 10.3321/j.issn:0254-3087.2005.05.004

摘要

研究了通过扫描链配置缩短数字集成电路测试时间问题.利用图论中的极大独立集来描述被测电路主输入的结构无关性.通过结构无关主输入共用扫描寄存器,以缩短扫描链长度进而减少扫描测试时间.提出了利用被测电路主输出可控性来分配一主输入至某一共用扫描寄存器的主输入组,直至形成一个极大组,这改进了利用被测电路测试集信息处理同样问题的方法[1].还分析了在多输出有扇出电路中插入内置扫描单元,以增大结构无关输入的实现方法.对国际标准电路的实验证明了该方法是减少数字集成电路扫描测试时间的一条有效途径.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	谢永乐	电子科技大学自动化工程学院	73	549	12.0	20.0
2	陈光(礻禹)	电子科技大学自动化工程学院	89	1213	20.0	31.0
3	王玉文	电子科技大学自动化工程学院	32	201	8.0	12.0