FPGA逻辑测试中的器件建模方法

• 作者: 刘志成 文全刚 王雪瑞
• 来源期刊: 现代电子技术
• 关键词: FPGA建模 CAM 模拟 SoC设计 Verilog HDL语言
• 年，卷（期）: 2006,（16）
• 所属期刊栏目: 元器件与应用
• 页码范围: 9-11
• 页数: 3页
• 分类号: TP311
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2006.16.004

摘要

在SoC设计中,用户可运用Verilog HDL语言对所需的电路进行描述,从而获得所需要的电路功能.在设计写入FPGA芯片之前,通常运用EDA工具对其逻辑功能进行充分模拟和测试.在测试时要模拟FPGA的支持器件的功能,此时就需要对这些器件进行建模,因而外围器件建模的好坏直接影响FPGA逻辑设计质量.针对FPGA逻辑测试提出了一种器件建模方法以及器件建模的一些规范,并结合实际项目说明了器件建模的基本过程.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘志成		58	335	9.0	15.0
2	王雪瑞		2	13	2.0	2.0