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摘要:
研究了单精度浮点数加/减法的结构及其设计方法,并在Aldec公司的Active-HDL软件环境下,采用VHDL语言进行设计,并进行了仿真验证,计算精度可以达到10-7.
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单精度浮点
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文献信息
篇名 基于VHDL实现单精度浮点数的加/减法运算
来源期刊 电子工程师 学科 工学
关键词 单精度浮点数 加/减法 VHDL FPGA
年,卷(期) 2008,(7) 所属期刊栏目 计算机与自动化技术
研究方向 页码范围 52-55
页数 4页 分类号 TP342.2
字数 1831字 语种 中文
DOI 10.3969/j.issn.1674-4888.2008.07.018
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 曾超 中国工程物理研究院电子工程研究所 27 148 7.0 10.0
2 覃霖 中国工程物理研究院电子工程研究所 3 14 2.0 3.0
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研究主题发展历程
节点文献
单精度浮点数
加/减法
VHDL
FPGA
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
信息化研究
双月刊
1674-4888
32-1797/TP
大16开
江苏省南京市
28-251
1975
chi
出版文献量(篇)
4494
总下载数(次)
11
总被引数(次)
24149
论文1v1指导