UART IP核的设计及其FPGA实现

• 作者: 夏银水 王伦耀 贺春芝
• 来源期刊: 浙江大学学报（理学版）
• 学科: 工学
• 关键词: 自适应波特率发生器 异步FIFO IP核 参数化
• 年，卷（期）: 2012,（5）
• 所属期刊栏目: 电子科学
• 页码范围: 535-540
• 分类号: TN402
• 字数: 3702字
• 语种: 中文
• DOI: 10.3785/j.issn.1008-9497.2012.05.009

摘要

为了提高UART IP核的可重用性和灵活性,将其中波特率发生器模块设计成自适应的波特率发生器,同时采用异步FIFO作为UART与外部数据交换的缓冲器,实现处理器与UART接口的速度匹配.以IP核的参数化设计为基础进行Verilog HDL编码,在Modelsim SE 6.0上进行仿真验证,然后应用Synplicity公司的Synplify Premier 9.6.2和Synopsys公司的DC 2008分别进行综合优化,并在FPGA上加以实现.结果显示,所提出的设计功能正确,可重用性强.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	夏银水	宁波大学电路与系统研究所	101	345	9.0	13.0
2	王伦耀	宁波大学电路与系统研究所	43	177	7.0	10.0
3	贺春芝	宁波大学电路与系统研究所	1	7	1.0	1.0